基于低成本FPGA的深度卷積神經(jīng)網(wǎng)絡(luò)加速器設(shè)計(jì)

摘要： 現(xiàn)有的深度卷積神經(jīng)網(wǎng)絡(luò)在推理過程中產(chǎn)生大量的層間特征數(shù)據(jù)。為了在嵌入式系統(tǒng)中保持實(shí)時(shí)處理，需要大量的片上存儲(chǔ)來緩存層間特征映射。本文提出了一種層間特征壓縮技術(shù)，以顯著降低片外存儲(chǔ)器訪問帶寬。此外，本文針對(duì)FPGA中BRAM的特點(diǎn)提出了一種通用性的卷積計(jì)算方案，并從電路層面做出了優(yōu)化，既減少了訪存次數(shù)又提高了DSP的計(jì)算效率，從而大幅提高了計(jì)算速度。與CPU運(yùn)行MobileNet... （共7頁）