集成電路設(shè)計(jì)(Integrated circuit design, IC design),亦可稱之為超大規(guī)模集成電路設(shè)計(jì)(VLSI design),是指以集成電路、超大規(guī)模集成電路為目標(biāo)的設(shè)計(jì)流程。集成電路設(shè)計(jì)涉及對(duì)電子器件(例如晶體管、電阻器、電容器等)、器件間互連線模型的建立。所有的器件和互連線都需安置在一塊半導(dǎo)體襯底材料之上,這些組件通過(guò)半導(dǎo)體器件制造工藝(例如光刻等)安置在單一的硅襯底上,從而形成電路。
基本概念
IC設(shè)計(jì)涉及硬件軟件兩方面專業(yè)知識(shí)。硬件包括數(shù)字邏輯電路的原理和應(yīng)用、模擬電路、高頻電路等。軟件包括基礎(chǔ)的數(shù)字邏輯描述語(yǔ)言,如VHDL等,微機(jī)匯編語(yǔ)言及C語(yǔ)言。作為初學(xué)者,需要了解IC設(shè)計(jì)的基本流程:基本清楚系統(tǒng)、前端、后端設(shè)計(jì)和驗(yàn)證的過(guò)程,IC設(shè)計(jì)同半導(dǎo)體物理、 通信 或多媒體系統(tǒng)設(shè)計(jì)之間的關(guān)系,了解數(shù)字電路、混合信號(hào)的基本設(shè)計(jì)過(guò)程。
IC設(shè)計(jì)是將系統(tǒng)、邏輯與性能的設(shè)計(jì)要求轉(zhuǎn)化為具體的物理版圖的過(guò)程,也是一個(gè)把產(chǎn)品從抽象的過(guò)程一步步具體化、直至最終物理實(shí)現(xiàn)的過(guò)程。為了完成這一過(guò)程,人們研究出了層次化和結(jié)構(gòu)化的設(shè)計(jì)方法:層次化的設(shè)計(jì)方法能使復(fù)雜的系統(tǒng)簡(jiǎn)化,并能在不同的設(shè)計(jì)層次及時(shí)發(fā)現(xiàn)錯(cuò)誤并加以糾正;結(jié)構(gòu)化的設(shè)計(jì)方法是把復(fù)雜抽象的系統(tǒng)劃分成一些可操作的模塊,允許多個(gè)設(shè)計(jì)者同時(shí)設(shè)計(jì),而且某些子模塊的資源可以共享。
IC設(shè)計(jì)簡(jiǎn)單的說(shuō)就是硬件電路設(shè)計(jì)。設(shè)計(jì)者根據(jù)設(shè)計(jì)要求,提出設(shè)計(jì)構(gòu)思,并將這個(gè)構(gòu)思逐步細(xì)化,直到具體代碼實(shí)現(xiàn);在由代碼綜合出門(mén)及網(wǎng)表,生成版圖,最終制成產(chǎn)品的過(guò)程。在IC產(chǎn)品的設(shè)計(jì)中,好的設(shè)計(jì)思想價(jià)值千金,當(dāng)然,有了好的設(shè)計(jì)思想之后,也需要高水平的設(shè)計(jì)技能來(lái)實(shí)現(xiàn)。
設(shè)計(jì)流程
集成電路設(shè)計(jì)的流程一般先要進(jìn)行軟硬件劃分,將設(shè)計(jì)基本分為兩部分:芯片硬件設(shè)計(jì)和軟件協(xié)同設(shè)計(jì)。
芯片硬件設(shè)計(jì)包括:
1.功能設(shè)計(jì)階段。
設(shè)計(jì)人員產(chǎn)品的應(yīng)用場(chǎng)合,設(shè)定一些諸如功能、操作速度、接口規(guī)格、環(huán)境溫度及消耗功率等規(guī)格,以做為將來(lái)電路設(shè)計(jì)時(shí)的依據(jù)。更可進(jìn)一步規(guī)劃軟件模塊及硬件模塊該如何劃分,哪些功能該整合于SOC 內(nèi),哪些功能可以設(shè)計(jì)在電路板上。
2.設(shè)計(jì)描述和行為級(jí)驗(yàn)證
供能設(shè)計(jì)完成后,可以依據(jù)功能將SOC 劃分為若干功能模塊,并決定實(shí)現(xiàn)這些功能將要使用的IP 核。此階段將接影響了SOC 內(nèi)部的架構(gòu)及各模塊間互動(dòng)的訊號(hào),及未來(lái)產(chǎn)品的可靠性。
決定模塊之后,可以用VHDL 或Verilog 等硬件描述語(yǔ)言實(shí)現(xiàn)各模塊的設(shè)計(jì)。接著,利用VHDL 或Verilog 的電路仿真器,對(duì)設(shè)計(jì)進(jìn)行功能驗(yàn)證(function simulation,或行為驗(yàn)證 behavioral simulation)。
注意,這種功能仿真沒(méi)有考慮電路實(shí)際的延遲,但無(wú)法獲得精確的結(jié)果。
3.邏輯綜合
確定設(shè)計(jì)描述正確后,可以使用邏輯綜合工具(synthesizer)進(jìn)行綜合。
綜合過(guò)程中,需要選擇適當(dāng)?shù)倪壿嬈骷?kù)(logic cell library),作為合成邏輯電路時(shí)的參考依據(jù)。
硬件語(yǔ)言設(shè)計(jì)描述文件的編寫(xiě)風(fēng)格是決定綜合工具執(zhí)行效率的一個(gè)重要因素。事實(shí)上,綜合工具支持的HDL 語(yǔ)法均是有限的,一些過(guò)于抽象的語(yǔ)法只適于作為系統(tǒng)評(píng)估時(shí)的仿真模型,而不能被綜合工具接受。
邏輯綜合得到門(mén)級(jí)網(wǎng)表。
4.門(mén)級(jí)驗(yàn)證(Gate-Level Netlist Verification)
門(mén)級(jí)功能驗(yàn)證是寄存器傳輸級(jí)驗(yàn)證。主要的工作是要確認(rèn)經(jīng)綜合后的電路是否符合功能需求,該工作一般利用門(mén)電路級(jí)驗(yàn)證工具完成。
注意,此階段仿真需要考慮門(mén)電路的延遲。
5.布局和布線
布局指將設(shè)計(jì)好的功能模塊合理地安排在芯片上,規(guī)劃好它們的位置。布線則指完成各模塊之間互連的連線。
注意,各模塊之間的連線通常比較長(zhǎng),因此,產(chǎn)生的延遲會(huì)嚴(yán)重影響SOC的性能,尤其在0.25 微米制程以上,這種現(xiàn)象更為顯著。
目前,這一個(gè)行業(yè)仍然是中國(guó)的空缺,開(kāi)設(shè)集成電路設(shè)計(jì)與集成系統(tǒng)專業(yè)的大學(xué)還比較少,其中師資較好的學(xué)校有 上海交通大學(xué),哈爾濱工業(yè)大學(xué),黑龍江大學(xué)、東南大學(xué),西安電子科技大學(xué),電子科技大學(xué),哈爾濱理工大學(xué),復(fù)旦大學(xué),華東師范大學(xué)等。
這個(gè)領(lǐng)域已經(jīng)逐漸飽和,越來(lái)越有趨勢(shì)走上當(dāng)年軟件行業(yè)的道路。
模擬集成電路設(shè)計(jì)的一般過(guò)程:
1.電路設(shè)計(jì)
依據(jù)電路功能完成電路的設(shè)計(jì)。
2.前仿真
電路功能的仿真,包括功耗,電流,電壓,溫度,壓擺幅,輸入輸出特性等參數(shù)的仿真。
3.版圖設(shè)計(jì)(Layout)
依據(jù)所設(shè)計(jì)的電路畫(huà)版圖。一般使用Cadence軟件。
4.后仿真
對(duì)所畫(huà)的版圖進(jìn)行仿真,并與前仿真比較,若達(dá)不到要求需修改或重新設(shè)計(jì)版圖。
5.后續(xù)處理
將版圖文件生成GDSII文件交予Foundry流片。
抽象級(jí)別
集成電路設(shè)計(jì)通常是以“模塊”作為設(shè)計(jì)的單位的。例如,對(duì)于多位全加器來(lái)說(shuō),其次級(jí)模塊是一位的加法器,而加法器又是由下一級(jí)的與門(mén)、非門(mén)模塊構(gòu)成,與、非門(mén)最終可以分解為更低抽象級(jí)的CMOS器件。
從抽象級(jí)別來(lái)說(shuō),數(shù)字集成電路設(shè)計(jì)可以是自頂向下的,即先定義了系統(tǒng)最高邏輯層次的功能模塊,根據(jù)頂層模塊的需求來(lái)定義子模塊,然后逐層繼續(xù)分解;設(shè)計(jì)也可以是自底向上的,即先分別設(shè)計(jì)最具體的各個(gè)模塊,然后如同搭積木一般用這些最底層模塊來(lái)實(shí)現(xiàn)上層模塊,最終達(dá)到最高層次。在許多設(shè)計(jì)中,自頂向下、自底向上的設(shè)計(jì)方法學(xué)是混合使用的,系統(tǒng)級(jí)設(shè)計(jì)人員對(duì)整體體系結(jié)構(gòu)進(jìn)行規(guī)劃,并進(jìn)行子模塊的劃分,而底層的電路設(shè)計(jì)人員逐層向上設(shè)計(jì)、優(yōu)化單獨(dú)的模塊。最后,兩個(gè)方向的設(shè)計(jì)人員在中間某一抽象層次會(huì)合,完成整個(gè)設(shè)計(jì)。
硬件實(shí)現(xiàn)
對(duì)于不同的設(shè)計(jì)要求,工程師可以選擇使用半定制設(shè)計(jì)途徑,例如采用可編程邏輯器件(現(xiàn)場(chǎng)可編程邏輯門(mén)陣列等)或基于標(biāo)準(zhǔn)單元庫(kù)的專用集成電路來(lái)實(shí)現(xiàn)硬件電路;也可以使用全定制設(shè)計(jì),控制晶體管版圖到系統(tǒng)結(jié)構(gòu)的全部細(xì)節(jié)。
全定制設(shè)計(jì)
這種設(shè)計(jì)方式要求設(shè)計(jì)人員利用版圖編輯器來(lái)完成版圖設(shè)計(jì)、參數(shù)提取、單元表征,然后利用這些自己設(shè)計(jì)的單元來(lái)完成電路的構(gòu)建。通常,全定制設(shè)計(jì)是為了最大化優(yōu)化電路性能。如果標(biāo)準(zhǔn)單元庫(kù)中缺少某種所需的單元,也需要采取全定制設(shè)計(jì)的方法完成所需的單元設(shè)計(jì)。不過(guò),這種設(shè)計(jì)方式通常需要較長(zhǎng)的時(shí)間。
半定制設(shè)計(jì)
與全定制設(shè)計(jì)相對(duì)的設(shè)計(jì)方式為半定制設(shè)計(jì)。簡(jiǎn)而言之,半定制集成電路設(shè)計(jì)是基于預(yù)先設(shè)計(jì)好的某些邏輯單元。例如,設(shè)計(jì)人員可以在標(biāo)準(zhǔn)組件庫(kù)(通??梢詮牡谌劫?gòu)買(mǎi))的基礎(chǔ)上設(shè)計(jì)專用集成電路,從中選取所需的邏輯單元(例如各種基本邏輯門(mén)、觸發(fā)器等)來(lái)搭建所需的電路。他們也可以使用可編程邏輯器件來(lái)完成設(shè)計(jì),這類(lèi)器件的幾乎所有物理結(jié)構(gòu)都已經(jīng)固定在芯片之中,僅剩下某些連線可以由用戶編程決定其連接方式。與這些預(yù)先設(shè)計(jì)好的邏輯單元有關(guān)的性能參數(shù)通常也由其供應(yīng)商提供,以方便設(shè)計(jì)人員進(jìn)行時(shí)序、功耗分析。在半定制的現(xiàn)場(chǎng)可編程邏輯門(mén)陣列(FPGA)上實(shí)現(xiàn)設(shè)計(jì)的優(yōu)點(diǎn)是開(kāi)發(fā)周期短、成本低。
可編程邏輯器件
可編程邏輯器件通常由半導(dǎo)體廠家提供商品芯片,這些芯片可以通過(guò)JTAG等方式和計(jì)算機(jī)連接,因此設(shè)計(jì)人員可以用電子設(shè)計(jì)自動(dòng)化工具來(lái)完成設(shè)計(jì),然后將利用設(shè)計(jì)代碼來(lái)對(duì)邏輯芯片編程。可編程邏輯陣列芯片在出廠前就提前定義了邏輯門(mén)構(gòu)成的陣列,而邏輯門(mén)之間的連接線路則可以通過(guò)編程來(lái)控制連接與斷開(kāi)。隨著技術(shù)的發(fā)展,對(duì)連接線的編程可以通過(guò)EPROM(利用較高壓電編程、紫外線照射擦除)、EEPROM(利用電信號(hào)來(lái)多次編程和擦除)、SRAM、閃存等方式實(shí)現(xiàn)?,F(xiàn)場(chǎng)可編程邏輯門(mén)陣列是一種特殊的可編程邏輯器件,它的物理基礎(chǔ)是可配置邏輯單元,由查找表、可編程多路選擇器、寄存器等結(jié)構(gòu)組成。查找表可以用來(lái)實(shí)現(xiàn)邏輯函數(shù),如三個(gè)輸入端的查找表可以實(shí)現(xiàn)所有三變量的邏輯函數(shù)。
專用集成電路
針對(duì)特殊應(yīng)用設(shè)計(jì)的專用集成電路(ASIC)的優(yōu)點(diǎn)是面積、功耗、時(shí)序可以得到最大程度地優(yōu)化。專用集成電路只能在整個(gè)集成電路設(shè)計(jì)完成之后才能開(kāi)始制造,而且需要專業(yè)的半導(dǎo)體工廠的參與。專用集成電路可以是基于標(biāo)準(zhǔn)單元庫(kù),也可以是全定制設(shè)計(jì)。在后一種途徑中,設(shè)計(jì)人員對(duì)于晶圓上組件的位置和連接有更多的控制權(quán),而不像可編程邏輯器件途徑,只能選擇使用其中部分硬件資源,從而造成部分資源被浪費(fèi)。專用集成電路的面積、功耗、時(shí)序特性通??梢缘玫礁玫膬?yōu)化。然而,專用集成電路的設(shè)計(jì)會(huì)更加復(fù)雜,并且需要專門(mén)的工藝制造部門(mén)(或者外包給晶圓代工廠)才能將GDSII文件制造成電路。一旦專用集成電路芯片制造完成,就不能像可編程邏輯器件那樣對(duì)電路的邏輯功能進(jìn)行重新配置。對(duì)于單個(gè)產(chǎn)品,在專用集成電路上實(shí)現(xiàn)集成電路的經(jīng)濟(jì)、時(shí)間成本都比可編程邏輯器件高,因此在早期的設(shè)計(jì)與調(diào)試過(guò)程中,常用可編程邏輯器件,尤其是現(xiàn)場(chǎng)可編程邏輯門(mén)陣列;如果所設(shè)計(jì)的集成電路將要在后期大量投產(chǎn),那么批量生產(chǎn)專用集成電路將會(huì)更經(jīng)濟(jì)。
和芯片設(shè)計(jì)區(qū)別
IC設(shè)計(jì)和芯片設(shè)計(jì)在本質(zhì)上密切相關(guān),但在具體語(yǔ)境和應(yīng)用中可能存在一定的區(qū)別。以下是對(duì)兩者區(qū)別的詳細(xì)分析:
1. 定義與范圍
IC設(shè)計(jì)(Integrated Circuit Design):指的是設(shè)計(jì)和開(kāi)發(fā)集成電路(IC)的全過(guò)程,涉及從電路功能的規(guī)劃、結(jié)構(gòu)設(shè)計(jì)到邏輯實(shí)現(xiàn)等多個(gè)方面。它強(qiáng)調(diào)的是整個(gè)集成電路芯片的設(shè)計(jì),包括電路的設(shè)計(jì)、信號(hào)的處理和邏輯控制等方面。IC設(shè)計(jì)旨在在一個(gè)芯片上集成多個(gè)電子器件和電路,以便于實(shí)現(xiàn)高度集成和復(fù)雜的功能。
芯片設(shè)計(jì):通常指的是具體設(shè)計(jì)一塊芯片的過(guò)程,這個(gè)芯片可以是一個(gè)獨(dú)立的集成電路(IC),也可以是一個(gè)嵌入在其他設(shè)備中的芯片(如處理器芯片、圖形芯片等)。芯片設(shè)計(jì)更側(cè)重于對(duì)特定芯片的功能需求進(jìn)行分析、架構(gòu)設(shè)計(jì)、電源管理、時(shí)序優(yōu)化、布局布線等步驟。
2. 側(cè)重點(diǎn)
IC設(shè)計(jì):側(cè)重于集成電路的整體規(guī)劃和設(shè)計(jì),包括電路邏輯、信號(hào)處理、功能實(shí)現(xiàn)等多個(gè)層面。它需要考慮芯片的制造工藝、物理結(jié)構(gòu)、功能模塊之間的電氣連接,以及如何保證整個(gè)芯片的可靠性和性能。
芯片設(shè)計(jì):則更側(cè)重于芯片內(nèi)部的電路設(shè)計(jì)和實(shí)現(xiàn),包括數(shù)學(xué)方法、算法、電路網(wǎng)絡(luò)等在內(nèi)的部分設(shè)計(jì),并且通常僅涉及特定的工業(yè)電子市場(chǎng)領(lǐng)域。芯片設(shè)計(jì)旨在利用數(shù)字集成技術(shù)和模擬集成技術(shù),實(shí)現(xiàn)特定功能的電路和系統(tǒng),并優(yōu)化電路的參數(shù)和性能,以滿足特定的市場(chǎng)需求。
3. 語(yǔ)境與用法
在大多數(shù)情況下,IC設(shè)計(jì)和芯片設(shè)計(jì)可以互換使用,因?yàn)樗鼈兌忌婕暗郊呻娐返脑O(shè)計(jì)過(guò)程。然而,在某些特定語(yǔ)境下,兩者可能會(huì)有所區(qū)別。例如,在討論數(shù)字電路邏輯設(shè)計(jì)、RTL編程、電路仿真和驗(yàn)證時(shí),可能更傾向于使用IC設(shè)計(jì);而在討論物理設(shè)計(jì)處理、如偏振光在芯片上的傳輸、振蕩器的特性等時(shí),可能更傾向于使用芯片設(shè)計(jì)。
4. 設(shè)計(jì)流程
無(wú)論是IC設(shè)計(jì)還是芯片設(shè)計(jì),都遵循類(lèi)似的設(shè)計(jì)流程,包括需求分析、架構(gòu)設(shè)計(jì)、電路設(shè)計(jì)、邏輯仿真、布局設(shè)計(jì)、物理驗(yàn)證、版圖設(shè)計(jì)、驗(yàn)證和仿真、產(chǎn)生工藝文件以及制造和測(cè)試等階段。
綜上所述,IC設(shè)計(jì)和芯片設(shè)計(jì)在本質(zhì)上是相似的,都涉及到集成電路的設(shè)計(jì)過(guò)程。但在具體語(yǔ)境和應(yīng)用中,兩者可能存在一定的區(qū)別,主要體現(xiàn)在定義范圍、側(cè)重點(diǎn)和語(yǔ)境用法上。然而,這種區(qū)別并不是普遍存在的,具體使用時(shí)可能因語(yǔ)境不同而有所不同。在大多數(shù)情況下,兩者可以互換使用來(lái)指代集成電路設(shè)計(jì)的過(guò)程。
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